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    • 专利摘要:
    Die Erfindung betrifft einen Sigma-Delta-Wandler mit zwei hintereinander geschalteten Wandlerstufen (10, 20), denen jeweils ein Rückkopplungssignal (S60, S50) zugeführt ist, einer der zweiten Wandlerstufe nachgeschalteten Komparatorstufe (30), der das Ausgangssignal (S20) der zweiten Wandlerstufe (20) zugeführt ist und die ein wenigstens zweiwertiges Komparatorsignal (S30) zur Verfügung stellt, und wenigstens einer Ausgangsstufe (40), die wenigstens einen digitalen Integrierer (41, 43) aufweist und die ein Mehrbit-Signal als Ausgangssignal (Sout) erzeugt. Der Sigma-Delta-Wandler umfasst außerdem eine erste Rückkopplungsschleife (60), der das Ausgangssignal (Sout) zugeführt ist und die einen Mehrbit-Digital-Analog-Wandler (61) aufweist, dem das Ausgangssignal (Sout) zugeführt ist und der dieses Ausgangssignal (Sout) in ein erstes Rückkopplungssignal (S60) mit einer vom Ausgangssignal abhängigen Amplitude umsetzt, und eine zweite Rückkopplungsschleife (50), der das Komparatorsignal (S30) zugeführt ist, mit einem Digital-Analog-Wandler (51), der ein von dem Komparatorsignal (S30) abhängiges Signal in das zweite Rückkopplungssignal (S50) umsetzt.
    公开号:DE102004031153A1
    申请号:DE200410031153
    申请日:2004-06-28
    公开日:2006-01-19
    发明作者:Lukas Doerrer；Mario Motz
    申请人:Infineon Technologies AG；
    IPC主号:H03M3-00
    专利说明:
    [0001] Dievorliegende Erfindung betrifft einen Sigma-Delta-Wandler. Sigma-Delta-Wandlersind in hinlänglichbekannter Weise zur Wandlung eines analogen Eingangssignals in eindigitales Ausgangssignal bekannt.
    [0002] Einnach dem Sigma-Delta-Prinzip funktionierender Analog-Digital-Wandlerist beispielsweise in Sansen, W.; Huijsing, J.H.; Plassche, R.J.van de: "AnalogCircuit Design, Mixed A/D Circuit Design, Sensor Interface Circuitsand Communication Circuits",Kluwer Academic Publishers, Seite 175, beschrieben. Dieser Wandlerumfasst eine erste Wandlerstufe der ein zu wandelndes analoges Eingangssignalund ein erstes Rückkopplungssignalzugeführt sind,eine zweite Wandlerstufe, der ein Ausgangssignal der ersten Wandlerstufeund ein zweites Rückkopplungssignalzugeführtsind, und eine Komparatorstufe, der ein Ausgangssignal der zweitenWandlerstufe zugeführtist. Der Komparatorstufe ist eine Ausgangsstufe mit einem digitalenIntegrierer nachgeschaltet, der ein digitales Mehrbit-Signal alsAusgangssignal des Wandlers erzeugt. Zur Rückkopplung dieses Mehrbit-Ausgangssignalauf die erste Wandlerstufe ist ein 1bit-Digital-Analog-Wandler (D/A-Wandler)vorhanden, der das Mehrbit-Signal in ein Einbit-Signal umsetzt undder im Vergleich zu der Komparatorstufe mit einer höheren Taktfrequenzbetrieben ist. Ein weiterer D/A-Wandler setzt das Mehrbit-Ausgangssignalin das der zweiten Wandlerstufe zugeführte zweite Rückkopplungssignalum.
    [0003] InMödl, S.et al. "14 bit ΣΔ Modulatorwith Multi Bit Feedback",Proceedings of the 22rd European Solid-State Circuits Conferencepp. 224-227, 1996, Neuchatel, Switzerland, ist ein A/D-Wandler miteiner Wandlerstufe beschrieben, der ein zu wandelndes analoges Eingangssignalsowie ein pulsweitenmoduliertes Rückkopplungssignal zugeführt ist. DerWandlerstufe ist eine Komparatorstufe und der Komparatorstufe istein digitaler Integrierer nachgeschaltet, wobei der Integriererein Mehrbit-Signal als Ausgangssignal zur Verfügung stellt. Zur Rückkopplungdes Ausgangssignals auf die eine Wandlerstufe ist ein Digital-Analog-Wandler(D/A-Wandler) vorhanden, dem das Mehrbit-Signal zugeführt istund der das pulsweitenmodulierte Signal erzeugt.
    [0004] Zielder vorliegenden Erfindung ist es, einen Sigma-Delta-Wandler zur Wandlungeines analogen Eingangssignals in ein digitales Ausgangssignal zur Verfügung zustellen, der geeignet ist, Eingangssignale mit großer Dynamikund großerBandbreite zu wandeln und der dabei bei einer niedrigen Taktfrequenzbetrieben werden kann, um hochfrequente Störeinflüsse auf das erzeugte Ausgangssignalzu vermeiden.
    [0005] DiesesZiel wird durch einen Sigma-Delta-Wandler mit den Merkmalen desAnspruchs 1 erreicht. Vorteilhafte Ausgestaltungen der Erfindung sindGegenstand der Unteransprüche.
    [0006] Dererfindungsgemäße Sigma-Delta-Wandlerumfasst: – eineerste Wandlerstufe mit einem ersten Eingangsanschluss zur Zuführung einesEingangssignals, einem ersten Rückkopplungsanschlusszur Zuführungeines ersten Rückkopplungssignals undeinem ersten Ausgangsanschluss zur Bereitstellung eines ersten Ausgangssignals, – einezweite Wandlerstufe mit einem zweiten Eingangsanschluss zur Zuführung desersten Ausgangssignals, einem ersten Rückkopplungsanschluss zur Zuführung eineszweiten Rückkopplungssignalsund einem zweiten Ausgangsanschluss zur Bereitstellung eines zweitenAusgangssignals, – eineKomparatorstufe, der das zweite Ausgangssignal zugeführt istund die ein wenigstens zweiwertiges Komparatorsignal zur Verfügung stellt, – eineAusgangsstufe, der das Komparatorsignal zugeführt, die wenigstens einen digitalenIntegrierer aufweist und die ein Mehrbit-Signal als Ausgangssignalerzeugt, – eineerste Rückkopplungsschleife,der das Ausgangssignal zugeführtist und die einen Mehrbit-Digital-Analog-Wandler aufweist der dasAusgangssignal in das erste Rückkopplungssignalmit einer von dem Ausgangssignal abhängigen Amplitude umsetzt, – einezweite Rückkopplungsschleife,der das Komparatorsignal zugeführtist, mit einem Digital-Analog-Wandler, der ein von dem KomparatorsignalabhängigesSignal in das zweite Rückkopplungssignalumsetzt.
    [0007] DerMehrbit-D/A-Wandler in der ersten Rückkopplungsschleife, der dasMehrbit-Ausgangssignal in das analoge erste Rückkopplungssignal wandelt, kannmit derselben Taktfrequenz betrieben werden, mit der der digitaleIntegrierer das Komparatorsignal verarbeitet und das Mehrbit-Ausgangssignalerzeugt. Hochfrequente Störeinflüsse aufdas Ausgangssignal könnendadurch vermieden werden.
    [0008] Einerasche Reaktion des Systems auf Änderungendes Eingangssignals werden bei dem erfindungsgemäßen Wandler durch die Rückkopplung desKomparatorausgangssignals überdie zweite Rückkopplungsschleifean die zweite Wandlerstufe erreicht. Der in der zweiten Wandlerstufevorhandene D/A-Wandler kann als einfacher 1-Bit-D/A-Wandler realisiertsein, wodurch ein lediglich geringer Implementierungsaufwand erforderlichist.
    [0009] DieAusgangsstufe kann neben dem wenigstens einen Integrierer zusätzlich einenAddierer umfassen, der ein Ausgangssignal des Integrierers mit einemgewichteten Ausgangssignal der Komparatorstufe addiert und der dasAusgangssignal zur Verfü gungstellt. Diese Maßnahmeträgt zurSteigerung der Stabilitätdes Systems bei.
    [0010] Umdas Reaktionsverhalten des Wandlers auf große Änderungen des Eingangssignals(große Dynamikdes Eingangssignals) und auf schnelle Änderungen des Eingangssignals(hohe Bandbreite des Eingangssignals) zu verbessern, besteht auchdie Möglichkeit,in der Ausgangsstufe zwei digitale Integrierer vorzusehen, die hintereinandergeschaltet sind. Vorzugsweise werden dabei Ausgangssignale des erstenund zweiten Integrierers mittels eines Addierers addiert, um dasAusgangssignal bereitzustellen.
    [0011] Dievorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand vonFiguren näher erläutert.
    [0012] 1 zeigtein erstes Ausführungsbeispiel eineserfindungsgemäßen Sigma-Delta-Wandlers mitzwei Wandlerstufen, einer Komparatorstufe, einer Ausgangsstufe undzwei Rückkopplungsschleifen.
    [0013] 2 zeigtein zweites Ausführungsbeispiel desSigma-Delta-Wandlers.
    [0014] 3 zeigtein drittes Ausführungsbeispiel desSigma-Delta-Wandlers.
    [0015] 4 zeigtein viertes Ausführungsbeispiel desSigma-Delta-Wandlers.
    [0016] 5 zeigtein Beispiel einer Komparatorstufe.
    [0017] Inden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichengleiche Teile mit gleicher Bedeutung.
    [0018] Dererfindungsgemäße Sigma-Delta-Wandler(SD-Wandler) umfasst bezugnehmend auf 1 einenEingang IN zur Zuführungeines analogen Eingangssignal Sin und einen Ausgang OUT zur Bereitstellungeines digitalen, Mehrbit-Ausgangssignals Sout. Die Bitlänge deram Ausgang OUT zur Verfügunggestellten digitalen Datenwörterbeträgtin dem Beispiel n, wobei n eine positive ganze Zahl größer als1 ist, wobei beispielsweise n=5 gilt. Der SD-Wandler weist eineerste Wandlerstufe 10 mit einem ersten Eingang 13,einem ersten Ausgang 14 und einem ersten Rückkopplungsanschluss 15 auf. Demersten Eingang 13 ist dabei das analoge EingangssignalSin zugeführt,und dem ersten Rückkopplungsanschluss 15 istein erstes RückkopplungssignalS60 zugeführt,das an einem Ausgang einer ersten Rückkopplungsschleife 60 zurVerfügung steht.An dem ersten Ausgang 14 steht ein erstes AusgangssignalS10 der ersten Wandlerstufe 10 zur Verfügung. Die erste Wandlerstufe 10 umfasstin dem Ausführungsbeispieleinen Subtrahierer 11, dem das analoge Eingangssignal Sinund das erste RückkopplungssignalS60 zugeführtsind. Dieser Subtrahierer 11 erzeugt ein DifferenzsignalS11, das der Differenz aus dem analogen Eingangssignal Sin und demersten analogen RückkopplungssignalS60 entspricht. Dieses Differenzsignal S11 ist einem ersten Filter 12 zugeführt, dasbeispielsweise ein integrierendes Verhalten besitzt, und das dasDifferenzsignal S11 integriert, um das erste Ausgangssignal S10zu erzeugen.
    [0019] Derersten Wandlerstufe 10 ist eine zweite Wandlerstufe 20 nachgeschaltet,die einen zweiten Eingang 23, einen zweiten Ausgang 25 undeinen zweiten Rückkopplungsanschluss 24 aufweist.Dem zweiten Eingang 23 ist dabei das erste AusgangssignalS10 der ersten Wandlerstufe 10 zugeführt, und dem zweiten Rückkopplungsanschluss 24 istein zweites RückkopplungssignalS50, das am Ausgang einer zweiten Rückkopplungsschleife 50 zurVerfügungsteht, zugeführt.An dem zweiten Ausgang der zweiten Wandlerstufe 20 stehtein zweites Ausgangssignal S20 zur Verfügung. Die zweite Wandlerstufe 20 umfassteinen zweiten Subtrahierer 21, dem das erste AusgangssignalS10 und das zweite RückkopplungssignalS50 zugeführtsind, und der ein Differenzsignal S21 erzeugt, welches der Differenzaus dem am zweiten Eingang 23 anliegenden ersten AusgangssignalS10 und dem zweiten RückkopplungssignalS50 entspricht. Dieses durch den zweiten Subtrahierer 21 erzeugtezweite Differenzsignal S21 ist einem zweiten Filter 22 zugeführt, derdas zweite Ausgangssignal S20 erzeugt. Dieses zweite Filter besitztbeispielsweise ebenfalls integrierendes Verhalten, um das zweiteDifferenzsignal S21 zur Erzeugung des zweiten Ausgangssignals S20zu integrieren.
    [0020] Derzweiten Wandlerstufe 20 ist eine Komparatorstufe 30 nachgeschaltet,der das zweite Ausgangssignal S20 zugeführt ist, und die dieses zweite AusgangssignalS20 mit wenigstens einem Referenzwert vergleicht, um wenigstensein Komparatorsignal S30 an einem Ausgang der Komparatorstufe 30 zurVerfügungzu stellen. Die Komparatorstufe 30 umfasst in dem Ausführungsbeispielgemäß 1 einenKomparator 31, dessen einem Eingang das zweite AusgangssignalS20 und dessen anderem Ausgang ein Referenzwert zugeführt ist.Dieser Komparator 31 ist beispielsweise so ausgebildet,dass das Komparatorsignal S30 einen High-Pegel annimmt, wenn daszweite Ausgangssignal S20 größer alsdas Referenzsignal ist, und einen Low-Pegel annimmt, wenn das zweiteAusgangssignal S20 kleiner als das Referenzsignal ist. Als Referenzwertwird in dem Ausführungsbeispielgemäß 1 einBezugspotential GND verwendet, welches dem Bezugspotential entspricht,auf welches alle Signale in dem SD-Wandler bezogen sind. Ein Vergleichdes zweiten Ausgangssignals S20 mit diesem Bezugspotential GND entsprichteinem Vergleich dieses Signals mit einem Wert Null.
    [0021] DerKomparatorstufe 30 ist eine Ausgangsstufe 40 nachgeschaltet,die das Ausgangssignal Sout aus dem von der Komparatorstufe 30 erzeugten KomparatorsignalS30 bereitstellt. Diese Ausgangsstufe 40 weist einen digitalenIntegrierer auf, der das Komparatorsignal S30 integriert, um dasMehrbit-Ausgangssignal Sout zu erzeugen. Dieser digitale Integrierer 41 umfasstbeispielsweise einen digitalen Zähler,der im Takt eines Taktsignals abhängig von dem KomparatorsignalS30 inkre mentiert oder dekrementiert wird und der im Takt diesesTaktsignals den jeweiligen Zählerstandals Mehrbit-Ausgangssignal zur Verfügung stellt. Dieser nicht näher dargestellte interneZählerdes digitalen Integrierers 41 wird beispielsweise jeweilsinkrementiert, wenn das Komparatorsignal S30 zum Zeitpunkt einesTaktimpulses des Taktsignals einen High-Pegel aufweist, und der interneZählerwird entsprechend dekrementiert, wenn das Komparatorsignal S30 zumZeitpunkt des Taktimpulses einen Low-Pegel aufweist. Die Inkrementierungund Dekrementierung des internen Zählers erfolgt vorzugsweisejeweils in Einserschritten, wobei jedoch auch größere Zählschritte implementiert werdenkönnen.
    [0022] DasTaktsignal, nach dessen Takt der digitale Integrierer 41 dasKomparatorsignal S30 auswertet, um den internen Zähler zuinkrementieren und dekrementieren und nach dessen Takt das Ausgangssignalerzeugt wird, wird beispielsweise von einem externen Taktgenerator 80 erzeugtder ein einem Takteingang des digitalen Integrierers 41 zugeführtes TaktsignalCLK zur Verfügungstellt.
    [0023] EinEingang der ersten Rückkopplungsschleife 60,deren Ausgang an den ersten Rückkopplungsanschluss 15 derersten Wandlerstufe 10 angeschlossen ist, ist an den AusgangOUT des SD-Wandlersangeschlossen. Diese erste Rückkopplungsschleife 60 weisteinen Mehrbit-Digital-Analog-Wandler (Mehrbit-D/A-Wandler) auf,der das analoge erste RückkopplungssignalS60 aus dem digitalen Mehrbit-Ausgangssignal Sout erzeugt. Derartige D/A-Wandlersind hinlänglichbekannt, so dass auf eine nähereErläuterunghier verzichtet werden kann.
    [0024] EinEingang der zweiten Rückkopplungsschleife 50,deren Ausgang an den zweiten Rückkopplungsanschluss 24 derzweiten Wandlerstufe 20 angeschlossen ist, ist an den Ausgangder Komparatorstufe 30 angeschlossen. Diese zweite Wandlerstufe 50 umfassteinen zweiten D/A-Wandler, der das Komparatorsignal S30 in das analogezweite RückkopplungssignalS50 um setzt. Die Auflösungdieses zweiten D/A-Wandlers 50 ist insbesondere von der Auflösung desKomparatorsignals S30 abhängig.Bei einem zweiwertigen Komparatorsignal S30 ist der zweite D/A-Wandler 50 dazuausgebildet, ein zweiwertiges Ausgangssignal S50 zu erzeugen, dasbeispielsweise bei einem High-Pegel des Komparatorsignals S30 einenpositiven ersten Wert und bei einem Low-Pegel des KomparatorsignalsS30 einen zweiten negativen Wert zur Verfügung stellt. Die Amplitudendes ersten und zweiten Wertes sind dabei vorzugsweise gleich.
    [0025] Diezweite Rückkopplungsschleife 50, über welchedas Komparatorsignal S30 überden zweiten D/A-Wandler auf die zweite Wandlerstufe 20 zurückgekoppeltwird, bewirkt eine rasche Gegenkopplung und damit eine schnelleReaktion des SD-Wandlers auf Änderungendes Eingangssignals Sin.
    [0026] Beidem erfindungsgemäßen SD-Wandler werdendie Ausgangsstufe 40 sowie der erste D/A-Wandler 60 undder zweite D/A-Wandler 50 jeweils mit derselben Taktfrequenzbetrieben, beispielsweise mit der Taktfrequenz des von dem Taktgenerator 50 bereitgestelltenTaktsignals CLK. Der erste D/A-Wandler 60 ändert dabei die Amplitude des analogenRückkopplungssignalsS60 im Takt dieses Taktsignals CLK abhängig vom jeweiligen Wert des Mehrbit-AusgangssignalsSout, und der zweite D/A-Wandler 50 erzeugteine der beiden möglichen Amplitudenim Takt dieses Taktsignals CLK abhängig vom jeweiligen Wert desrückgekoppeltenKomparatorsignals S30.
    [0027] Dererfindungsgemäße SD-Wandlerbenötigt insgesamtlediglich einen einzigen Komparator, wenn bezüglich der gewünschtenAuflösungein zweiwertiges Komparatorsignal S30 ausreichend ist.
    [0028] Einverbessertes Reaktionsverhalten des SD-Wandlers auf Änderungendes Eingangssignals lassen sich erreichen, wenn die Komparatorstufeein Komparatorsignal S30 erzeugt, bei dem mehr als zwei Vergleichszustände unterschiedenwerden können.
    [0029] EinAusführungsbeispielfür einesolche Komparatorstufe ist in 5 dargestellt.Diese Komparatorstufe umfasst zwei Komparatoren 33, 34,die das am Eingang der Komparatorstufe anliegende zweite AusgangssignalS20 mit einem oberen Schwellenwert Vref2 und einem unteren SchwellenwertVref1 vergleichen. Der erste Komparator 33 vergleicht dabeidas zweite Ausgangssignal S20 mit dem oberen Schwellenwert Vref2und stellt an seinem Ausgang ein erstes Komparatorsignal S33 zur Verfügung, daseinen High-Pegel annimmt, wenn das zweite Ausgangssignal S20 größer alsder obere Schwellenwert Vref2 ist. Der zweite Komparator 34 vergleichtdas zweite Ausgangssignal S20 mit dem unteren Schwellenwert Vref1und stellt ein zweites Komparatorsignal S34 zur Verfügung, dasin dem Beispiel einen High-Pegel annimmt, wenn das zweite AusgangssignalS20 kleiner als der untere Schwellenwert Vref1 ist.
    [0030] Anhandder ersten und zweiten Komparatorsignale S33, S34 lassen sich nundrei unterschiedliche Pegel des zweiten Ausgangssignals S20 unterscheiden,nämlich a) ein Pegel, der größer als der obere SchwellenwertVref2 ist, worauf ein High-Pegel des ersten Komparatorsignals S33hinweist, b) ein Pegel des zweiten Ausgangssignals, der zwischen dem oberenund unteren Schwellenwert Vref2, Vref1 liegt, worauf ein Low-Pegeldes ersten Komparatorsignals S33 und ein High-Pegel des zweiten KomparatorsignalsS34 hinweisen, c) ein Pegel des zweiten Ausgangssignals S20 der unterhalb desunteren Schwellenwertes Vref1 liegt, worauf ein Low-Pegel des zweitenKomparatorsignals S34 hinweist.
    [0031] Derdieser Komparatoranordnung 30 nachgeschaltete digitaleIntegrierer 41 ist bei diesem Ausführungsbeispiel dazu ausgebildet,seinen internen Zählerabhängigvon dem dreiwertigen Komparatorausgangssignal, das durch die beidenKomparatorsignale S33, S34 gebildet ist, zu inkrementieren oder dekremen tieren.Der Integrierer kann beispielsweise dazu ausgebildet sein, seinenZählerstandzu inkrementieren, wenn das zweite Ausgangssignal S20 größer alsder obere Schwellenwert Vref2 ist, den Zählerstand zu dekrementieren,wenn das zweite Ausgangssignal S20 kleiner als der untere SchwellenwertVref1 ist, und den Zählerstandunverändert zulassen, wenn das zweite Ausgangssignal S20 zwischen dem oberen undunteren Schwellenwert Vref2, Vref1 liegt.
    [0032] Derzweite D/A-Wandler ist bei Verwendung eines Komparators gemäß 5 vorzugsweisedazu ausgebildet, ein dreiwertiges zweites Rückkopplungssignal S50 zur Verfügung zustellen, wobei dieses Rückkopplungssignalbeispielsweise einen positiven ersten Wert aufweist, wenn das Ausgangssignal derKomparatoreinrichtung darauf hinweist, dass das zweite AusgangssignalS20 oberhalb der oberen Schwelle Vref2 liegt, einen negativen zweitenSignalwert bereitstellt wenn das zweite Ausgangssignal S20 unterhalbder unteren Schwelle Vref1 liegt, und ein Rückkopplungssignal S50 mit einemWert Null bereitstellt, wenn das zweite Ausgangssignal S20 zwischender oberen und unteren Schwelle Vref1, Vref2 liegt.
    [0033] Essei darauf hingewiesen, dass die analogen Integrierer 12, 22 inden ersten und zweiten Wandlerstufen selbstverständlich durch beliebige Filtermit geeigneten, einem Fachmann hinlänglich bekannten Übertragungsfunktionenersetzt werden können.Selbstverständlichbesteht auch die Möglichkeit,in nicht näherdargestellter Weise in einer der beiden Wandlerstufen 10, 20 oderin beiden Wandlerstufen wenigstens einen weiteren analogen Integrierervorzusehen, der dem in Figur dargestellten Integrierer 12, 22 nachgeschaltetist und der das Ausgangssignal der jeweiligen Wandlerstufe bereitstellt.
    [0034] 2 zeigteine Abwandlung des in 1 dargestellten SD-Wandlers.Bei diesem SD-Wandler umfasst die Ausgangsstufe 40 einenAddierer 46, dem zum Einen ein Ausgangssignal des digitalenIntegrierers 41 zugeführtist, und dem zum Anderen das mit einem ersten Gewichtungsfaktorb1 gewichtete Ausgangssignal S30 der Komparatoreinrichtung 30 zugeführt ist.An einem Ausgang dieses Addierers 46 steht das Mehrbit-AusgangssignalSout zur Verfügung.Der Addierer 46 ist ebenso wie der digitale Integrierer 41 innicht näherdargestellter Weise getaktet angesteuert, um jeweils im Takt einesTaktsignals das gewichtete Komparatorsignal S45 mit dem Ausgangssignaldes digitalen Integrierers 41 zu addieren. Die Ausgangsstufe 40 umfasstaußerdemeine weitere Gewichtungseinheit 42, die dem digitalen Integrierer 41 vorgeschaltetist, und die das Komparatorsignal S30 mit einem Gewichtungsfaktorb3 gewichtet.
    [0035] DieGewichtungseinheit 42 ist dazu ausgebildet, das SignalS30 als Mehrbit-Signal Sout mit einer Anzahl Bitstellen zur Verfügung zustellen, die der Anzahl der Bitstellen des Mehrbit-Digital-Analog-Wandlers 61 entspricht.
    [0036] DieStabilitätdes A/D-Wandlers wird durch die Gewichtungseinheit 42 sichergestellt,da dieser Signalpfad direkt und ohne den Umweg des digitalen Integrierersauf die D/A-Wandler 51, 61 wirkt. Eine robusteund schaltungstechnisch sehr einfache Dimensionierung liegt vor,wenn die Gewichtungsfaktoren so gewählt werden, dass gilt: b1 =2∙b3.
    [0037] Diezweite Rückkopplungsschleife 50 umfasstin dem Ausführungsbeispieleine zweite Gewichtungseinheit 52, die dem zweiten D/A-Wandler vorgeschaltetist, und die das Komparatorsignal S30 mit einem zweiten Gewichtungsfaktorb2 gewichtet. Fürdie Gewichtungsfaktoren gilt beispielsweise: b1 = 2; b2=2; und b3=1
    [0038] DasKomparatorausgangssignal S30 kann bei dem Ausführungsbeispiel gemäß 2 selbstverständlich auchein Komparatorsignal sein, das drei oder mehr Signalzustände annehmenkann, wobei die Gewichtungseinheiten 42, 45, 52 hierzuentsprechend angepasst sind.
    [0039] EineAbwandlung des SD-Wandlers gemäß 2 istin 3 dargestellt. Bei diesem SD-Wandler umfasst dieAusgangsstufe 40 zwei digitale Integrierer 41, 43,nämlichdem bereits zuvor erläuterten digitalenIntegrierer 41 und einen diesem ersten digitalen Integrierernachgeschalteten zweiten digitalen Integrierer 43. EinAusgangssignal des zweiten digitalen Integrierers S43 ist dem Addierer 46 zusammen mitdem gewichtetem Komparatorsignal S45 zugeführt. Am Ausgang dieses Addierers 46 stehtdas Mehrbit-Ausgangssignal Sout zur Verfügung. Dem Addierer 46 istin der Ausgangsstufe 40 neben dem Ausgangssignal S43 deszweiten digitalen Integrierers 43 auch ein Ausgangssignaldes ersten digitale Integrierers 41 zugeführt. DasAusgangssignal Sout des SD-Wandlers enthält bei diesem Ausführungsbeispielsomit einen aus dem Komparatorsignal S30 resultierenden Anteil,einen Anteil, der durch einfaches integrieren des Komparatorausgangssignals S30entsteht, und einen weiteren Anteil, der durch zweifaches Integrierendes Komparatorausgangssignals S30 entsteht. Zwischen den erstenund zweiten Integrierer 41, 43 ist eine weitereGewichtungseinheit 44 geschaltet, die das AusgangssignalS41 des ersten Integrierers 41 mit einem weiteren Gewichtungsfaktorb4 gewichtet.
    [0040] Beidiesem SD-Wandler folgt das Ausgangssignal S43 des zweiten Integrierers 43 imWesentlichen dem Eingangssignal Sin. Am Eingang dieses zweiten Integrierers 43,und damit am Ausgang des ersten Integrierers 41 stelltsich somit ein Signal ein, das der Ableitung des EingangssignalsSin entspricht.
    [0041] DerVorteil der Verwendung der zwei Integrierer 41, 43 liegtin der höherenAuflösungdes A/D-Wandlers bei gegebener Abtastfrequenz und bei gegebenerSignalbandbreite, weil durch die Anzahl der verwendeten Integriererdie Ordnung des Sigma-Delta-Wandlersund der damit verbundene Noise-Shaping-Effekt erhöht wird.
    [0042] Einweiterer Vorteil der hier beschriebenen Anordnung ist, dass dieRückkopplung über den zweitenIntegrierer 43 durch die Verwendung eines 1-bit-D/A-Wandlers 51 odereines 3-Pegel-D/A-Wandlers 51 sehr einfach ausfallen kann, während für die Rückkopplungdes ersten Integrierers ein Signal mit mehreren Bits zur Verfügung gestelltwerden kann, wodurch der Dynamikbereich erhöht werden kann.
    [0043] Einweiteres Ausführungsbeispieldes erfindungsgemäßen SD-Wandlers ist in 4 dargestellt. Dasin 4 dargestellte Ausführungsbeispiel basiert aufdem in 2 dargestellten, wobei auf eine Addition des AusgangssignalsS41 des digitalen Integrierers 41 in der Ausgangsstufe 40 mitdem gewichteten Komparatorausgangssignal S45 verzichtet ist. Stattdessenist das gewichtete Komparatorausgangssignal S45 in der ersten Rückkopplungsschleife 60 einemzweiten D/A-Wandler zugeführt,der aus dem gewichteten Komparatorsignal S45 ein weiteres analogesRückkopplungssignalS62 erzeugt. Dieses weitere analoge Rückkopplungssignal S62 wirdin dem ersten Subtrahierer 11 der ersten Wandlerstufe 10 zusammenmit dem ersten analogen RückkopplungssignalS60 von dem Eingangssignal Sin subtrahiert. Aufbau und Funktionsweisedieses zweiten D/A-Wandlers der ersten Rückkopplungsschleife 60 entsprichtbeispielsweise Aufbau und Funktionsweise des D/A-Wandlers 51 derzweiten Rückkopplungsschleife 50.
    10 ersteWandlerstufe 11,21 Subtrahierer 12,22 Filter 13,23 Eingänge 14,25 Ausgänge 15,24 Rückkopplungssignalanschlüsse 20 zweiteWandlerstufe 30 Komparatoranordnung 31 Komparator 31,33, 34 Komparatoren 41 digitalerIntegrierer 41,43 digitaleIntegrierer 42,44, 45, 52 Gewichtungseinheiten 46 Addierer 50,60 Rückkopplungsschleifen 80 Taktgenerator 510,61, 62 D/A-Wandler b1,b2, b3, b4 Gewichtungsfaktoren CLK Taktsignal GND Bezugspotential IN Eingang OUT Ausgang S10,S20 Wandlerstufenausgangssignale S11,S21 Differenzsignale S30 Ausgangssignalder Komparatorstufe S33,S34 Ausgangssignaleder Komparatorstufe S41,S43 Integriergrausgangssignale S50,S60, S62 analogeRückkopplungssignale Sin Eingangssignal Sout Ausgangssignal Vref1,Vref2 Vergleichsschwellen
    权利要求:
    Claims (12)
    [1] Sigma-Delta-Wandler, der folgende Merkmale aufweist: – eine ersteWandlerstufe (10) mit einem ersten Eingangsanschluss (13)zur Zuführungeines Eingangssignals (Sin), einem ersten Rückkopplungsanschluss (15)zur Zuführungeines ersten Rückkopplungssignals(S60) und einem ersten Ausgangsanschluss (14) zur Bereitstellungeines ersten Ausgangssignals (S10), – eine zweite Wandlerstufe(20) mit einem zweiten Eingangsanschluss (23)zur Zuführungdes ersten Ausgangssignals (S10), einem ersten Rückkopplungsanschluss (25)zur Zuführungeines zweiten Rückkopplungssignals(S50) und einem zweiten Ausgangsanschluss (25) zur Bereitstellungeines zweiten Ausgangssignals (S20), – eine Komparatorstufe (30),der das zweite Ausgangssignal (S20) zugeführt ist und die ein wenigstenszweiwertiges Komparatorsignal (S30) zur Verfügung stellt, – eine Ausgangsstufe(40), die wenigstens einen digitalen Integrierer (41, 43)aufweist und die ein Mehrbit-Signal als Ausgangssignal (Sout) erzeugt, – eine ersteRückkopplungsschleife(60), der das Ausgangssignal (Sout) zugeführt istund die einen Mehrbit-Digital-Analog-Wandler (61) aufweist,dem das Ausgangssignal (Sout) zugeführt ist und der dieses Ausgangssignal(Sout) in das erste Rückkopplungssignal(S60) mit einer von Ausgangssignal abhängigen Amplitude umsetzt, – eine zweiteRückkopplungsschleife(50), der das Komparatorsignal (S30) zugeführt ist,mit einem Digital-Analog-Wandler (51), der ein von demKomparatorsignal (S30) abhängigesSignal in das zweite Rückkopplungssignal(S50) umsetzt.
    [2] Sigma-Delta Wandler nach Anspruch 1, bei dem dieerste Wandlerstufe (10) einen Subtrahierer (11),der das erste Rückkopplungssignal(S60) von dem Eingangssignal (Sin) subtrahiert, und einen dem Subtrahierer(11) nachgeschalteten Integrierer (12) aufweist,der das erste Ausgangssignal (S10) zur Verfügung stellt.
    [3] Sigma-Delta Wandler nach Anspruch 1 oder 2, bei demdie zweite Wandlerstufe (20) einen Subtrahierer (21),der das zweite Rückkopplungssignal (S50)von dem ersten Ausgangssignal (S10) subtrahiert, und einen dem Subtrahierer(21) nachgeschalteten Integrierer (22) aufweist,der das zweite Ausgangssignal (S10) zur Verfügung stellt.
    [4] Sigma-Delta Wandler nach einem der vorangehendenAnsprüche,bei dem die Ausgangsstufe (40) einen Addierer (46)mit einem ersten und zweiten Eingang aufweist, wobei dem erstenEingang ein Ausgangssignal des wenigstens einen digitalen Integrierers(41) und dem zweiten Eingang ein zu dem Komparatorausgangssignal(S30) proportionales Signal (S45) zugeführt ist und der das Ausgangssignal (Sout)zur Verfügungstellt.
    [5] Sigma-Delta-Wandler nach Anspruch 4, bei dem demwenigstens einen digitalen Integrierer eine erste Gewichtungseinheit(42) vorgeschaltet ist und bei dem dem zweiten Eingangdes Addierers (46) eine zweite Gewichtungseinheit (45)vorgeschaltet ist.
    [6] Sigma-Delta-Wandler nach einem der vorangehendenAnsprüche,bei dem die zweite Rückkopplungsschleife(50) eine zweite Gewichtungseinheit (52) aufweist,die dem Digital-Analog-Wandler (51) vorgeschaltet ist.
    [7] Sigma-Delta-Wandler nach einem der Ansprüche 1 bis3, bei dem die Ausgangsstufe (40) einen ersten digitalenIntegrierer (41) und einen zweiten digitalen Integrierer(43) aufweist, die hintereinander geschaltet sind, wobeidas Ausgangssignal von einem am Ausgang des zweiten Integrierers(43) anliegenden Signal abhängig ist.
    [8] Sigma-Delta-Wandler nach Anspruch 8, der einen Addierer(46) mit wenigstens einem ersten und einem zweiten Eingangaufweist, wobei dem ersten Eingang ein Ausgangssignal des zweitenIntegrierers (43) zugeführtist und wobei dem zweiten Eingang ein von dem Komparatorausgangssignal(S30) abhängigesSignal zugeführtist und der das Ausgangssignal bereitstellt.
    [9] Sigma-Delta-Wandler nach Anspruch 8, bei dem demersten Integrierer eine erste Gewichtungseinheit (42),dem zweiten Eingang des Addierers eine zweite Gewichtungseinheit(45) vorgeschaltet ist und bei dem dem zweiten Integrierereine dritte Gewichtungseinheit (44) vorgeschaltet ist.
    [10] Sigma-Delta-Wandler nach Anspruch 8 oder 9, beidem der Addierer (46) einen dritten Eingang aufweist, demein Ausgangssignal des ersten digitalen Integrierers (40)zugeführtist.
    [11] Sigma-Delta-Wandler nach einem der vorangehendenAnsprüche,bei dem die zweite Rückkopplungsschleife(60) einen zweiten D/A-Wandler aufweist, dem ein von demKomparatorsignal (S30) abhängigesSignal zugeführtist und der ein weiteres Rückkopplungssignal(S62) bereitstellt, das der ersten Wandlerstufe (10) zugeführt ist.
    [12] Sigma-Delta-Wandler nach einem der vorangehendenAnsprüche,bei dem wenigstens eine der ersten und zweiten Wandlerstufen einenIntegrierer und wenigstens einen diesem Integrierer nachgeschaltetenweiteren Integrierer aufweisen.
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    同族专利:
    公开号 | 公开日
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    US7158063B2|2007-01-02|
    US20060022855A1|2006-02-02|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
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    申请号 | 申请日 | 专利标题
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